研究内容：基于RHEED技术开发高质量半导体外延薄膜量测系统，构建基于RHEED技术定量表征半导体薄膜粗糙度的模型，发展半导体薄膜粗糙度定量表征方法，拓展RHEED定位表征薄膜缺陷的方法，并应用于FinFET/GAA-FET器件核心外延工艺薄膜的表面粗糙度量测技术并实现相关量测应用。
执行期限：2022年10月1日至2025年9月30日。
经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。
方向4、14nm FinFET及以下节点工艺Litho、SiGe等核心工艺监测的研究
研究目标：创新14nm FinFET及以下工艺节点光刻（Litho）、锗硅外延（SiGe）核心工艺监测的新方法，开发设计标准单元库对14nm及以下工艺节点的Litho、SiGe进行有效监测，助力缩短研发周期。
研究内容：研究14nm FinFET及以下工艺节点的Litho、SiGe等关键工艺对产品设计及其布图（Layout）产生关键影响的机理及特性。整合Layout设计与工艺，构建14nm及以下工艺节点的标准单元库和核心工艺监测评估方法，改善优化Litho、SiGe等在研发上量阶段的工艺。
执行期限：2022年10月1日至2025年9月30日。
经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。
方向5、FinFET工艺寄生效应的精准表征、建模及测试版图自动生成工具研究开发
研究目标：揭示FinFET器件本征及中后段工艺寄生特性引入机制，实现精准的寄生效应在片测试技术并应用于RC精准建模，开发具有自主知识产权的相关版图自动生成工具。
研究内容：研究FinFET器件三维结构特有的本征及中后段工艺寄生引入机制、独有结构寄生电容的精准拆分、计算及电磁仿真拟合，探索极微小电容的可集成在片测试电路并应用于FinFET先进工艺建模。研发适用于该工艺的RC测试结构版图自动生成工具，生成一套适用于中后道RC参数提取的测试结构版图，进行流片验证、测试、参数提取，并建立RC参数模型。
执行期限：2022年10月1日至2025年9月30日。
经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。
专题五、毫米波和太赫兹技术
方向1、适用于相干太赫兹通信的全模拟硅基集成接收机的研究
研究目标：研究相干太赫兹通信全模拟硅基集成接收机，在载波频率300GHz实现单通道面积≤1mm2、功耗150mW、带宽≥3GHz的支持QAM正交调制的相控接收机设计。
研究内容：基于克拉莫-克若尼关系的太赫兹接收机，研究简洁高效的集成全模拟太赫兹接收机电路设计，优化相干接收机整体的功耗与电路复杂度，替代传统通信正交解调手段实现相位及振幅信息的解析。
执行期限：2022年10月1日至2025年9月30日。
经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。
方向2、基于传输线理论的片上集成互连结构与元件模型和建模方法
研究目标：革新射频芯片（RFIC）原理图和版图设计流程，实现基于硅基片上传输线解析建模的RFIC设计，可兼容国产射频集成电路仿真器以及PDK环境应用，为基于国产化EDA工具平台发展高效率RFIC设计建立基础。
研究内容：研究基于传输线理论的片上集成微带线、传输线等互连结构、元件模型和建模方法，优化RFIC原理图和版图设计流程，完善无源互连结构从器件设计到测量及模型库开发流程，完成基于Si基片上传输线解析建模的RFIC设计。
执行期限：2022年10月1日至2025年9月30日。
经费额度：定额资助，拟支持不超过1个项目，每项资助额度100万元。
专题六、功率器件研究
方向1、基于DTCO技术的车规级智能功率MOSFET全集成研究
研究目标：采用设计工艺协同优化（DTCO）技术实现功率MOSFET与控制电路的单芯片全集成及协同设计。建立控制逻辑器件、功率MOSFET模型及PDK（误差10%以内），并实现集成控制逻辑电路的功率MOSFET设计及性能验证，探索解决低开关速率下由于安全工作区SOA超界而损坏功率MOSFET问题。
研究内容：研究并改进功率MOSFET工艺技术，提出兼容功率MOSFET及控制电路的工艺制备技术路线，满足功率MOSFET和控制电路单芯片全集成。研究并提出面向功率MOSFET的DTCO设计方法，实现工艺、器件、电路及功率MOSFET协同优化设计。
